VHDL - 예약어, 연산자 요약

□ VHDL 예약어와 연산자

   ○ 예약어
       abs, access, after, alias, all, and, architecture, array, assert, attribute,
       begin, block, body, buffer, bus, case, component, configuration,
       constant, disconnect, downto, else, elseif, end, entity, exit, file,
       for, function, generate, generic, guarded, if, in, inout, is, label,
       library, linkage, loop, map, mod, nand, new, nor, not, null, of, on,
       open, or, others, out, package, port, procedure, process, range,
       record, register, rem, report, return, select, severity, signal,
       subtype, then, to, transport, type, unit, until, use, variable, wait,
       when, while, with, xor

   ○ 연산자
       • 객체형 선언 : signal, varibable, constant
       • 논리 연산자 : and, or, not, nand, nor, xor
       • 관계 연산자 : =, /=, <, <=, >, >=
       • 연결 연산자 : &(시그널을 묶는 역할을 한다.)
       • 산술 연산자 : +, -, *, /, mod, **(exponentiation), abs(absolute), rem(remainder)
       • 부호 연산자 : +, -
       • 쉬프트 연산자 : SLL, SRL, SLA, SRA
       • 회전 연산자 : ROL, ROR